Course Description
您将学习怎样使用Quartus® II 软件v10.1 中的TimeQuest静态时序分析器工具来验证FPGA或者HardCopy® ASIC的性能。了解怎样使用TimeQuest图形用户界面工具，在Synopsys设计约束(SDC)格式中轻松建立时序约束。您可以采用TimeQuest用户界面中的工具，或者从脚本文件中产生时序报告。At Course Completion
You will be able to:- 针对Altera FPGA或者HarcCopy ASIC，使用TimeQuest时序分析器完成时序分析
- 使用SDC命令控制适配，对比时序结果，从而约束设计
- 使用TimeQuest GUI建立时序约束
- 生成时序报告，对其进行解释，验证内部和I/O器件性能
Prerequisites
We recommend completing the following courses:Skills Required
- 数字逻辑设计背景知识
- 熟悉PC和Windows操作系统
- 基本掌握FPGA设计流程
- 以下之一：
- 完成了“中文版：使用Quartus II 软件：入门”在线培训课程
- 完成了Quartus II 软件在线帮助中的教程
- 扎实的Quartus II 软件工作经验
Applicable Training Curriculum
This course is part of the following Altera training curriculum:- ASIC-to-FPGA Designer
- CPLD Designer
- Embedded HW Designer
- FPGA Designer
- HardCopy Designer
- Transceivers
Class Schedule
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| On-line | Any Time | Free | Register Now | |
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