Course Description
このクラスでは Quartus® II ソフトウェアをどのように使って アルテラ FPGA や CPLD の設計を行うかを学ぶことが出来ます。基礎編4の本コースでは、最新タイミング解析ツールである TimeQuest Timing Analyzer を使用したデザインのタイミング制約の設定方法から、実際にタイミング制約を与えて再コンパイルを行い、結果を比較する所までを行います。At Course Completion
You will be able to:- Quartus II TimeQuest Timing Analyzer を使用したデザインのタイミング制約の設定及びタイミング解析
Skills Required
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-デジタル論理回路設計ができること
- Verilog、VHDL の HDL 又は EDA ツールの回路図入力の知識があること
- PC 及び Windows O/Sの使用経験があること
Applicable Training Curriculum
This course is part of the following Altera training curriculum:- ASIC-to-FPGA Designer
- CPLD Designer
- Embedded HW Designer
- FPGA Designer
- HardCopy Designer
- Transceivers
Class Schedule
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