Course Description
このトレーニングでは、Quartus® II ソフトウェアに搭載されている TimeQuestスタティック・タイミング解析ツールを使用した、FPGA ／HardCopy® ASICの性能検証方法を紹介します。さらに、TimeQuestのグラフィカル・ユーザー・インタフェース (GUI) ツールを使用し、Synopsys Design Constraint (SDC) フォーマットのタイミング制約の容易な作成方法、TimeQuestユーザー・インタフェースとスクリプト・ファイルから得られるタイミング・レポートの生成についても解説します。At Course Completion
You will be able to:- TimeQuestタイミング・アナライザを使った、アルテラのFPGAあるいはHardCopy ASICをターゲットにしたタイミング分析
- SDCコマンドを使用したフィッティングの制御やタイミング結果の比較
- TimeQuest GUI を使用したタイミング制約の作成
- 内部およびI/Oデバイス性能を検証するためのタイミング・レポートの生成と解析
Prerequisites
We recommend completing the following courses:Skills Required
- デジタル・ロジック設計に関する一般的知識をお持ちの方 （「プログラマブル・ロジックの基礎知識」受講程度）
- PC 及び Windows O/Sの使用経験があること
- 基本的なFPGAデザイン・フローの理解
- Quartus II ソフトウェアの実務での使用経験
Applicable Training Curriculum
This course is part of the following Altera training curriculum:- CPLD Designer
- ASIC-to-FPGA Designer
- Embedded HW Designer
- FPGA Designer
- HardCopy Designer
- Transceivers
Class Schedule
| Result Showing 1 | ||||
|---|---|---|---|---|
| Location | Dates | Price | ||
| On-line | Any Time | Free | Register Now | |
Request a class in your region
